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최재혁 교수 연구실
Choi Jaehyuk Lab
한국과학기술원 · 전기및전자공학부
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교수 소개
최재혁 교수
교수 홈페이지·논문소개
KAIST 전기및전자공학부 최재혁(Jaehyouk Choi) 교수의 집적회로 및 시스템 연구실(Integrated Circuits and Systems Lab, ICSL)이다. 5G 등 초고속 유무선 통신 시스템과 차세대 메모리 인터페이스를 위한 초저잡음·고주파 신호생성 회로(PLL, 클록 생성기 등) 설계를 연구한다. ISSCC·JSSC 등 최상위 회로 학회에 다수의 논문을 발표해 왔다.
연구 키워드
Semiconductor Devices
대표 논문
- A Low-Jitter Fractional-N Sampling PLL with Voltage-Domain Quantization-Error Cancellation Using a Nonlinearity-Replication TechniqueIEEE Journal of Solid-State Circuits (JSSC) · 2026
- A Command-Aware Hybrid LDO with Ultra-Small Voltage Droop and Fast Settling Time for Power-Supply-Induced Jitter Mitigation in HBM InterfacesIEEE Journal of Solid-State Circuits (JSSC) · 2026
- A Low-Jitter Fractional-N Digital PLL Using a Quantization-Error-Compensating BBPD and an Orthogonal-Polynomial-based LMS CalibrationIEEE Journal of Solid-State Circuits (JSSC) · 2025
- A 16.8-33.6Gb/s, 0.93pJ/b Direct-Frequency-Tracking Digital CDR with an SSC Profile Replicator for Per-Lane Data-Rate Variation and High Jitter Tolerance under Deep SSCIEEE Symposium on VLSI Circuits · 2026
- An 85.5-to-94.5-GHz W-Band Fully-Symmetric Quadrature LO Generator with a Fast Quadrature Calibration TechniqueIEEE RFIC Symposium · 2026
- A 6.2b-ENOB 2.5GS/s Flash-and-VCO Based Subranging ADC Using a Residue Shifting TechniqueIEEE Solid-State Circuits Letters (SSC-L) · 2025
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